山西PCI-E测试维修

PCIe4.0的测试夹具和测试码型要进行PCIe的主板或者插卡信号的一致性测试(即信号电气质量测试),首先需要使用PCIe协会提供的夹具把被测信号引出。PCIe的夹具由PCI-SIG定义和销售，主要分为CBB(ComplianceBaseBoard)和CLB(ComplianceLoadBoard)。对于发送端信号质量测试来说，CBB用于插卡的测试，CLB用于主板的测试；但是在接收容限测试中，由于需要把误码仪输出的信号通过夹具连接示波器做校准，所以无论是主板还是插卡的测试，CBB和CLB都需要用到。PCIE 3.0的发射机物理层测试；山西PCI-E测试维修

在2010年推出PCle3.0标准时，为了避免10Gbps的电信号传输带来的挑战，PCI-SIG  终把PCle3.0的数据传输速率定在8Gbps,并在PCle3.0及之后的标准中把8b/10b编码  更换为更有效的128b/130b编码，以提高有效的数据传输带宽。同时，为了保证数据传输  密度和直流平衡，还采用了扰码的方法，即数据传输前先和一个多项式进行异或，这样传输  链路上的数据就看起来比较有随机性，可以保证数据的直流平衡并方便接收端的时钟恢复。 扰码后的数据到了接收端会再用相同的多项式把数据恢复出来。山西PCI-E测试维修高速串行技术(二)之(PCIe中的基本概念)；

另外，在PCIe4 .0发送端的LinkEQ以及接收容限等相关项目测试中，都还需要用到能 与被测件进行动态链路协商的高性能误码仪。这些误码仪要能够产生高质量的16Gbps信  号、能够支持外部100MHz参考时钟的输入、能够产生PCIe测试需要的不同Preset的预加  重组合，同时还要能够对输出的信号进行抖动和噪声的调制，并对接收回来的信号进行均 衡、时钟恢复以及相应的误码判决，在进行测试之前还需要能够支持完善的链路协商。17是 一 个典型的发射机LinkEQ测试环境。由于发送端与链路协商有关的测试项目  与下面要介绍的接收容限测试的连接和组网方式比较类似，所以细节也可以参考下面章节  内容，其相关的测试软件通常也和接收容限的测试软件集成在一起。

当链路速率不断提升时，给接收端留的信号裕量会越来越小。比如PCIe4.0的规范中 定义，信号经过物理链路传输到达接收端，并经均衡器调整以后的小眼高允许15mV,  小眼宽允许18.75ps,而PCIe5.0规范中允许的接收端小眼宽更是不到10ps。在这么小  的链路裕量下，必须仔细调整预加重和均衡器的设置才能得到比较好的误码率结果。但是，预  加重和均衡器的组合也越来越多。比如PCIe4.0中发送端有11种Preset(预加重的预设模  式),而接收端的均衡器允许CTLE在-6～ - 12dB范围内以1dB的分辨率调整，并且允许  2阶DFE分别在±30mV和±20mV范围内调整。综合考虑以上因素，实际情况下的预加  重和均衡器参数的组合可以达几千种。PCI-E的信号测试中否一定要使用一致性测试码型？

在测试通道数方面，传统上PCIe的主板测试采用了双口(Dual-Port)测试方法，即需要 把被测的一条通道和参考时钟RefClk同时接入示波器测试。由于测试通道和RefClk都是 差分通道，所以在用电缆直接连接测试时需要用到4个示波器通道(虽然理论上也可以用2个 差分探头实现连接，但是由于会引入额外的噪声，所以直接电缆连接是常用的方法),这种 方法的优点是可以比较方便地计算数据通道相对于RefClk的抖动。但在PCIe5.0中，对于 主板的测试也采用了类似于插卡测试的单口(Single-Port)方法，即只把被测数据通道接入 示波器测试，这样信号质量测试中只需要占用2个示波器通道。图4.23分别是PCIe5.0主 板和插卡信号质量测试组网图，芯片封装和一部分PCB走线造成的损耗都是通过PCI-SIG为什么没有PCIE转DP或hdmi？山西PCI-E测试维修

多个cpu socket的系统时，如何枚举的？山西PCI-E测试维修

如前所述，在PCle4.0的主板和插卡测试中，PCB、接插件等传输通道的影响是通过测 试夹具进行模拟并且需要慎重选择ISI板上的测试通道，而对端接收芯片封装对信号的影 响是通过软件的S参数嵌入进行模拟的。测试过程中需要用示波器软件或者PCI-SIG提 供的测试软件把这个S参数文件的影响加到被测波形上。

PCIe4.0信号质量分析可以采用两种方法： 一种是使用PCI-SIG提供的Sigtest软件 做手动分析，另一种是使用示波器厂商提供的软件进行自动测试。 山西PCI-E测试维修