这种方法由于不需要单独的时钟走线，各对差分线可以采用各自的CDR电路，所以对各对线的等长要求不太严格(即使要求严格也很容易实现，因为走线数量减少，而且信号都是点对点传输)。为了把时钟信息嵌在数据流里，需要对数据进行编码，比较常用的编码方式有ANSI的8b/10b编码、64b/66b编码、曼彻斯特编码、特殊的数据编码以及对数据进行加扰等。
嵌入式时钟结构的关键在于CDR电路，CDR的工作原理如图1.17所示。CDR通常用一个PLL电路实现，可以从数据中提取时钟。PLL电路通过鉴相器(PhaseDetector)比较输入信号和本地VCO(压控振荡器)间的相差，并把相差信息通过环路滤波器(Filter)滤波后转换成低频的对VCO的控制电压信号，通过不断的比较和调整终实现本地VCO对输入信号的时钟锁定。 数字信号是指用一组特殊的状态来描述信号；自动化数字信号测试厂家现货
通常情况下预加重技术使用在信号的发送端，通过预先对信号的高频分量进行增强来 补偿传输通道的损耗。预加重技术由于实现起来相对简单，所以在很多数据速率超过 1Gbps 的总线中使用，比如PCle,SATA 、USB3 .0 、Displayport等总线中都有使用。当 信号速率进一步提高以后，传输通道的高频损耗更加严重，靠发送端的预加重已经不太 够用，所以很多高速总线除了对预加重的阶数进一步提高以外，还会在接收端采用复杂的均 衡技术，比如PCle3.0 、SATA Gen3 、USB3.0 、Displayport HBR2 、10GBase-KR等总线中都 在接收端采用了均衡技术。采用了这些技术后，FR-4等传统廉价的电路板材料也可以应用 于高速的数字信号传输中，从而节约了系统实现的成本。自动化数字信号测试厂家现货数字信号的带宽（Bandwidth）;
高速数字接口与光电测试
看起来我们好像找到了解决问题的方法，但是，在真实情况下，理想窄的脉冲或者无限 陡的阶跃信号是不存在的，不仅难以产生而且精度不好控制，所以在实际测试中更多使用正 弦波进行测试得到频域响应，并通过相应的物理层测试系统软件进行频域到时域的转换以 得到时域响应。相比其他信号，正弦波更容易产生，同时其频率和幅度精度更容易控制。矢 量网络分析仪(Vector Network Analyzer,VNA)可以在高达几十GHz 的频率范围内通过 正弦波扫频的方式精确测量传输通道对不同频率的反射和传输特性，动态范围可以达到 100dB以上，所以在现代高速数字信号质量的分析中，会借助高性能的矢量网络分析仪对高 速传输通道的特性进行测量。矢量网络分析仪测到的一段差分传输线的通道损 耗及根据这个测量结果分析出的信号眼图。
这种并/串转换方法由于不涉及信号的编解码，结构简单，效率较高，但是需要收发端进行精确的时钟同步以控制信号的复用和解复用操作，因此需要专门的时钟传输通道，而且串行信号上一旦出现比较大的抖动就会造成串/并转换的错误。
因此，这种简单的并/串转换方式一般用于比较关注传输效率的芯片间的短距离互连或者一些光端机信号的传输中。另外，由于信号没有经过任何编码，信号中可能会出现比较长的连续的0或者连续的1,因此信号必须采用直流耦合方式，收发端一旦存在比较大的共模或地噪声，会严重影响信号质量，因此这种并/串转换方式用于电信号传输时或者传输速率不太高(通常<1Gbps),或者传输距离不太远(通常<50cm)的场合。 数字信号是由“0”和“1”。
由于真正的预加重电路在实现时需要有相应的放大电路来增加跳变比特的幅度，电路 比较复杂而且增加系统功耗，所以在实际应用时更多采用去加重的方式。去加重技术不是 增大跳变比特的幅度，而是减小非跳变比特的幅度，从而得到和预加重类似的信号波形。 图 1.29是对一个10Gbps的信号进行-3.5dB的去加重后对频谱的影响。可以看到，去加 重主要是通过压缩信号的直流和低频分量(长0 或者长 1 的比特流),从而改善其在传输过 程中可 能造成的对短0或者短1 比特的影响。高速数字接口原理与测试；自动化数字信号测试厂家现货
数字信号的建立/保持时间（Setup/Hold Time）;自动化数字信号测试厂家现货
抖动的频率范围。抖动实际上是时间上的噪声，其时间偏差的变化频率可能比较 快也可能比较慢。通常把变化频率超过10Hz以上的抖动成分称为jitter,而变化频率低于 10Hz的抖动成分称为wander(漂移)。wander主要反映的是时钟源随着时间、温度等的缓 慢变化，影响的是时钟或定时信号的***精度。在通信或者信号传输中，由于收发双方都会 采用一定的时钟架构来进行时钟的分配和同步，缓慢的时钟漂移很容易被跟踪上或补偿掉， 因此wander对于数字电路传输的误码率影响不大，高速数字电路测量中关心的主要是高 频的jitter。自动化数字信号测试厂家现货
